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起止时间:2020-09-23到2021-01-22
更新状态:已完结
2.数字逻辑电路设计基础 数字逻辑电路设计基础单元测验
1、 二进制数的进位关系是逢二进一，所以1+1=10。
A:正确
B:错误
答案: 正确
2、 CMOS逻辑电路中形成3输入的与门需要用到8个晶体管。
A:正确
B:错误
答案: 正确
3、 数字电路输出只有0和1两种状态。
A:正确
B:错误
答案: 错误
4、 (30.25) 十进制 = (11110.01) 二进制
A:正确
B:错误
答案: 正确
5、 按照电路结构和工作原理的不同分为：组合逻辑电路和时序逻辑电路。
A:正确
B:错误
答案: 正确
6、 L=A
B是或运算。
A:正确
B:错误
答案: 错误
7、 8421BCD码是指用4位二进制代码来表示十进制数的十个数码。
A:正确
B:错误
答案: 正确
8、 CMOS中门电路中输入端悬空作逻辑0使用。
A:正确
B:错误
答案: 错误
9、 用或非门可以实现3种基本的逻辑运算。
A:正确
B:错误
答案: 正确
10、 在数字电路中，逻辑功能相同的TTL门和CMOS门芯片可以互相替代使用。
A:正确
B:错误
答案: 错误
11、 普通逻辑门的输出可以直接连在一起。
A:正确
B:错误
答案: 错误
12、 “0”的补码只有一种形式。
A:正确
B:错误
答案: 正确
13、 卡诺图中，两个相邻的最小项至少有一个变量互反。
A:正确
B:错误
答案: 正确
14、 A
0=A
A:正确
B:错误
答案: 正确
15、 无关项和约束项都不影响电路功能。
A:正确
B:错误
答案: 错误
2.数字逻辑电路设计基础 组合逻辑电路设计
1、 已知F=(A+B’)’+C·D，那么它的反函数F’的表示式为
A:A’·B·(C+D)
B:(A+B’)·(C’+D’)
C:(A+B’)·C+D
D: A’·B·C+D
答案: (A+B’)·(C’+D’)
2、 已知 F = ∑ABC(1,4,5), 那么 F’表达式为
A:ΠCBA (1,4,5)
B:ΠABC (0,2,3,6,7)
C:∑ABC (0,2,3,6,7)
D:∑ABC (2,3,6,7,8)
答案: ∑ABC (0,2,3,6,7)
3、 已知有二输入逻辑门，当输入X和Y都为1或都为0时，输出F才为1，则X，Y与F的逻辑关系为（ ）。
A:XOR
B:XNOR
C:AND
D: OR
答案: XNOR
4、 已知一个四变量逻辑函数用最小项表示时有9项，则其用最大项表示时有多少项？
A:4
B:9
C:7
D:16
答案: 7
5、 用一片74×138和必要的逻辑门实现逻辑函数F(W,X,Y,Z)= ∑(W,X,Y,Z)(2,4,6,14)，下面哪个说法是错误的？
A:要使得使能信号工作于有效状态，G1=1，G2A_L=0，G2B_L=Z;
B:W接A，X接B，Y接C时，把输出Y2_L,Y4_L，Y6_L，Y7_L连接到一个与非门上，输出即为函数F；
C:W接C，X接B，Y接A时，把输出Y1_L,Y2_L，Y3_L，Y7_L连接到一个与非门上，输出即为函数F；
D:W接C，X接B，Y接A时，把输出Y0_L,Y4_L，Y5_L，Y6_L连接到一个或非门上，输出即为函数F；
答案: W接C，X接B，Y接A时，把输出Y0_L,Y4_L，Y5_L，Y6_L连接到一个或非门上，输出即为函数F；
6、 十六路数据选择器，其地址输入（选择控制输入）端有（ ）个
A: 16
B:2
C:4
D:8
答案: 4
7、 一个电路，在正逻辑下逻辑函数为F=XY’+Z，用负逻辑表示时，其对应的逻辑函数为
A:X’+YZ’
B:(X’+Y)Z’
C:X+Y’Z
D:(X+Y’)Z
答案: (X+Y’)Z
8、 若要将一异或门当作反相器（非门）使用，则输入端A、B端的连接方式是 。
A:A或B中有一个接“0”
B:A或B中有一个接“1”
C:A和B并联使用
D:不能实现。
答案: A或B中有一个接“1”
9、 下面哪个函数对应的电路没有存在冒险？
A:F=A•C+A’•D’+B•C’•D
B:F=A•B+A’•D’+B•D’
C: F=A•C+A’•D’+B•C’•D+C•D’
D:F=A•C+A’•D’+B•C’•D+A’•B•C’
答案: F=A•B+A’•D’+B•D’
10、 对于按照逻辑式F=(A+C’)(B+C)实现的电路，下列说法正确的是
A:存在静态1型冒险
B:存在静态0型冒险
C:存在上述两种冒险
D:上述两种冒险都不存在
答案: 存在静态0型冒险
4.数字逻辑电路设计方法 数字逻辑电路设计方法单元测验（时序部分）
1、 已知状态转移图如下：
请将在下划线处填写正确的代码：module reduce (clk, reset, in, out); input clk, reset, in; output out; parameter S0 = 2’b00; parameter S1 = 2’b01; parameter S2 = 2’b10; reg out; reg [1:0] state; reg [1:0] next_state; always @(posedge clk) if (reset) state = S0; e lse state = next_state;always @(in or state) case (state) S0: begin if (in) next_state = S1; else next_state = ; end ……
A:S0
B:S1
C:S2
D:0
答案: S0
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